첨단 패키징과 칩렛
산업 전망 총정리
반도체 성능 경쟁의 중심이 미세공정에서 여러 칩을 하나의 시스템으로 연결하는 패키징 기술로 확대되고 있습니다. CoWoS·SoIC·Foveros·UCIe와 하이브리드 본딩이 중요한 이유를 알아봅니다.
2026년 7월 최신 기준하나의 거대한 칩을 연산·입출력·메모리 기능별 작은 칩으로 나누어 연결합니다.
칩 사이의 연결거리와 대역폭, 전력소비와 발열이 최종 제품의 성능을 좌우합니다.
GPU와 여러 개의 HBM을 결합하기 위해 2.5D·3D 패키징 수요가 증가합니다.
접속 간격을 더욱 줄이고 대역폭과 전력효율을 높이는 차세대 접합기술이 확대됩니다.
1. 첨단 패키징이란?
반도체 패키징은 웨이퍼에서 잘라낸 반도체 칩을 보호하고, 전력을 공급하며 외부 회로와 신호를 주고받도록 만드는 과정입니다.
기존 패키징은 완성된 칩을 기판 위에 올린 뒤 외부 단자와 연결하는 보호·조립 공정의 성격이 강했습니다.
첨단 패키징은 여기에서 한 단계 더 나아가 여러 개의 반도체 칩과 메모리를 하나의 패키지 안에서 매우 짧고 넓은 데이터 통로로 연결합니다.
쉽게 설명하면
기존 패키징이 완성된 부품을 상자에 담는 과정이었다면, 첨단 패키징은 서로 다른 부품을 한 몸처럼 움직이도록 연결하는 시스템 조립기술에 가깝습니다.
AI 가속기는 하나의 연산 칩만으로 완성되지 않습니다. GPU 또는 AI ASIC, HBM, 입출력 다이와 인터포저를 정밀하게 결합해야 실제 제품으로 출하할 수 있습니다.
칩 사이의 연결거리가 짧아지면 데이터 전송속도를 높이면서 소비전력과 지연시간을 낮출 수 있습니다.
이 때문에 첨단 패키징은 더 이상 반도체 생산이 끝난 뒤 진행되는 단순한 후공정이 아니라 설계단계부터 함께 결정해야 하는 핵심 기술이 됐습니다.
2. 칩렛의 뜻과 등장 배경
칩렛은 하나의 대형 시스템반도체를 여러 개의 작은 기능별 반도체로 나눈 구성요소를 의미합니다.
연산을 담당하는 컴퓨트 다이, 입출력과 메모리 연결을 담당하는 I/O 다이, 통신과 보안을 담당하는 다이를 따로 만든 뒤 하나의 패키지 안에서 연결할 수 있습니다.
칩렛이 등장한 첫 번째 이유: 미세공정 비용
반도체 공정이 미세해질수록 웨이퍼와 설계, 마스크와 검증에 필요한 비용이 크게 증가합니다.
모든 기능을 가장 비싼 첨단공정으로 생산하면 필요 이상의 비용을 부담할 수 있습니다.
칩렛 구조에서는 연산 칩만 첨단공정으로 생산하고, 입출력과 통신 기능은 비교적 검증된 공정으로 생산할 수 있습니다.
두 번째 이유: 대형 칩의 수율
반도체 칩의 면적이 커질수록 생산 중 발생한 작은 결함이 전체 칩을 불량으로 만들 가능성이 높아집니다.
하나의 거대한 칩을 여러 개의 작은 칩으로 나누면 정상적으로 생산된 다이만 선별해 조립할 수 있어 웨이퍼 수율과 원가를 개선할 가능성이 있습니다.
세 번째 이유: 레티클 크기의 한계
반도체 노광장비가 한 번에 그릴 수 있는 회로의 최대 크기에는 한계가 있습니다. 이를 레티클 한계라고 합니다.
칩셋과 첨단 패키징을 사용하면 한 번에 노광 할 수 있는 크기보다 큰 시스템도 여러 개의 칩을 연결해 구성할 수 있습니다.
네 번째 이유: 제품 개발기간 단축
이미 검증된 CPU, I/O, 통신 또는 AI 연산 칩렛을 재사용하면 모든 회로를 처음부터 다시 설계하는 것보다 제품 개발기간과 위험을 줄일 수 있습니다.
칩렛은 단순히 큰 반도체를 작은 조각으로 나누는 기술이 아닙니다. 기능별로 가장 적합한 공정과 설계를 선택하고, 이를 고속 인터커넥트와 패키징으로 통합하는 시스템 설계방식입니다.
3. 칩셋의 장점과 한계
| 구분 | 단일 대형 칩 | 칩렛 구조 |
|---|---|---|
| 설계 방식 | 모든 기능을 하나의 다이에 통합 | 기능별 다이를 나누어 연결 |
| 공정 선택 | 대부분 동일한 공정 사용 | 기능별로 서로 다른 공정 사용 가능 |
| 수율 | 칩이 커질수록 불량위험 증가 | 작은 다이를 선별해 조립 가능 |
| 개발 유연성 | 전체 칩을 다시 설계해야 할 수 있음 | 일부 칩렛만 교체·업그레이드 가능 |
| 연결속도 | 칩 내부 연결로 매우 빠름 | 패키지 인터커넥트 성능이 중요 |
| 패키징 난이도 | 상대적으로 단순 | 정렬·접합·검사·열관리 복잡 |
칩렛의 주요 장점
- 대형 단일 칩보다 웨이퍼 수율을 개선할 가능성
- 연산 다이와 I/O 다이에 서로 다른 공정 적용 가능
- 검증된 칩렛을 재사용해 개발기간 단축 가능
- 제품별로 연산 칩렛 수를 조절해 성능 확장 가능
- HBM·광통신·보안 칩렛 등 서로 다른 기능 통합 가능
- 고객 용도에 맞춘 맞춤형 반도체 개발에 유리
칩렛의 한계
- 칩렛 사이의 통신지연과 전력소비가 발생할 수 있음
- 여러 다이를 정밀하게 조립하는 패키징 난이도 증가
- 완성된 패키지의 발열과 휨 현상 관리 필요
- 각 칩렛이 정상인지 사전에 검사하는 기술 필요
- 서로 다른 기업의 칩렛을 연결하기 위한 표준 필요
- 개별 다이 수율이 높아도 최종 패키지 수율이 낮아질 수 있음
작은 칩으로 나누면 웨이퍼 수율은 개선될 수 있지만, 인터포저와 패키지 기판, 본딩과 테스트 비용이 추가됩니다. 따라서 최종 원가는 다이 수율과 패키징 수율, 칩렛 수와 연결방식까지 함께 계산해야 합니다.
4. 2D·2.5D·3D 패키징 차이
여러 개의 칩을 패키지 기판 위에 나란히 배치합니다. 구조와 생산비용은 비교적 단순하지만 연결거리가 길어질 수 있습니다.
칩과 HBM을 미세회로가 형성된 인터포저 또는 브리지 위에 배치해 높은 대역폭으로 연결합니다.
반도체 다이를 위아래로 쌓아 연결거리를 크게 줄입니다. 높은 집적도와 대역폭을 제공하지만 발열과 접합 난도가 높습니다.
칩 주변까지 재배선층을 넓혀 더 많은 입출력 단자를 구현합니다. 인터포저 사용을 줄일 수 있는 선택지로 활용됩니다.
2.5D 패키징
2.5D 패키징은 GPU와 여러 개의 HBM을 하나의 실리콘 인터포저 또는 미세 브리지 위에 나란히 배치합니다.
칩을 수직으로 직접 쌓지는 않지만, 일반 기판보다 훨씬 미세하고 넓은 데이터 통로를 구현할 수 있습니다.
현재 고성능 AI 가속기와 HPC 반도체에 널리 활용되는 방식입니다.
3D 패키징
3D 패키징은 로직 다이와 캐시, 입출력 다이 등을 위아래로 직접 적층 합니다.
연결거리를 줄이고 면적을 효율적으로 사용할 수 있지만, 아래쪽 칩에서 발생한 열이 위쪽 칩에 전달될 수 있어 열관리와 전력공급 설계가 매우 중요합니다.
2.5D와 3D를 결합한 구조
향후 AI 반도체는 2.5D와 3D 중 하나만 사용하는 것이 아니라 두 기술을 함께 사용하는 방향으로 발전할 가능성이 큽니다.
여러 개의 연산 칩과 HBM은 수평으로 연결하고, 일부 로직과 캐시는 수직으로 적층 하는 방식입니다.
5. CoWoS와 TSMC의 경쟁력
TSMC는 첨단 패키징 기술을 3 DFabric이라는 통합 플랫폼으로 제공하고 있습니다.
대표적인 기술은 2.5D 패키징인 CoWoS, 3D 실리콘 적층기술인 SoIC, 팬아웃 패키징인 InFO입니다. [1]
CoWoS
CoWoS는 Chip on Wafer on Substrate의 약자입니다. GPU 또는 AI ASIC과 여러 개의 HBM을 인터포저 위에 배치한 뒤 패키지 기판에 결합합니다.
TSMC는 인터포저 방식에 따라 CoWoS-S, CoWoS-L과 CoWoS-R 등 다양한 구조를 제공합니다. [2]
2026년에는 약 5.5배 레티클 크기의 CoWoS가 생산되고 있으며, TSMC는 2028년 약 14배 레티클 크기로 확대할 계획을 제시했습니다.
계획된 14배 레티클 CoWoS는 약 10개의 대형 연산 다이와 20개의 HBM 스택을 통합하는 것을 목표로 합니다. [3]
SoIC
SoIC는 웨이퍼 수준에서 반도체 다이를 수직으로 적층 하는 3D 기술입니다. 범프 간격을 줄여 높은 연결밀도와 낮은 전력소비를 구현하는 방향입니다.
SoIC는 CoWoS와 결합해 3D 적층 된 칩셋과 여러 개의 HBM을 하나의 패키지로 구성할 수 있습니다. [4]
첨단공정 생산과 CoWoS·SoIC 패키징을 연결해 고객에게 하나의 통합 생산 플랫폼을 제공할 수 있습니다.
대형 패키지 증설에 따른 투자비와 수율, 패키징 생산능력이 고객 수요를 따라갈 수 있는지 확인해야 합니다.
첨단공정에서 GPU 웨이퍼를 생산해도 HBM과 결합할 패키징 능력이 부족하면 완성된 AI 가속기를 출하할 수 없습니다. 따라서 CoWoS 생산능력은 AI 반도체 공급량을 결정하는 핵심 병목 가운데 하나로 평가됩니다.
6. 삼성전자와 인텔의 패키징 전략
삼성전자의 첨단 패키징 기술은 칩을 수평으로 연결하는 I-Cube와 수직으로 적층 하는 X-Cube를 중심으로 구성됩니다. [5]
I-Cube
I-Cube는 로직 반도체와 HBM을 실리콘 인터포저 또는 임베디드 브리지 방식으로 수평 연결하는 2.5D 기술입니다.
X-Cube
X-Cube는 TSV 등을 활용해 여러 개의 반도체 칩을 수직으로 연결하는 3D 패키징 기술입니다.
2.xD Cube
삼성전자는 2026년 2.xD Cube를 통해 서로 다른 공정과 기능을 가진 여러 칩을 하나의 패키지에 유연하게 통합하는 방향을 제시했습니다. [6]
삼성전자의 잠재적인 강점은 파운드리에서 로직 칩을 생산하고, 자체 HBM과 패키징을 함께 공급할 수 있다는 점입니다.
로직 반도체와 HBM, 패키징과 테스트를 연결하는 턴키 방식의 AI 반도체 공급체계를 구축할 수 있습니다.
대형 외부 고객 확보와 패키징 수율, HBM 고객 인증과 실제 양산매출 반영 여부가 중요합니다.
EMIB
EMIB는 전체 실리콘 인터포저 대신 필요한 부분에 작은 실리콘 브리지를 삽입해 칩렛 사이를 고밀도로 연결하는 기술입니다.
인터포저 면적과 비용을 줄이면서 칩 사이에 빠른 데이터 통로를 제공하는 것이 목표입니다.
Foveros
Foveros는 로직 칩셋을 베이스 다이 위에 수직으로 쌓는 인텔의 3D 패키징 기술입니다.
Foveros Direct
Foveros Direct는 구리와 구리를 직접 접합하는 하이브리드 본딩을 활용해 연결밀도와 전력효율을 높이는 기술입니다. [7]
EMIB 3.5D
인텔은 EMIB-T와 Foveros를 결합해 수평 연결과 수직 적층을 하나의 시스템으로 구현하는 EMIB 3.5D 전략을 추진하고 있습니다. [8]
CPU와 시스템 설계 경험, EMIB와 Foveros를 활용한 칩렛 통합기술을 보유하고 있습니다.
외부 고객 양산실적과 패키징 가동률, 기술 로드맵을 예정대로 실행할 수 있는지가 중요합니다.
| 기업 | 2.5D 기술 | 3D 기술 | 주요 경쟁력 |
|---|---|---|---|
| TSMC | CoWoS | SoIC | 파운드리·패키징·대형 고객 생태계 |
| 삼성전자 | I-Cube·2.xD Cube | X-Cube | 파운드리·HBM·패키징 통합 가능성 |
| 인텔 | EMIB·EMIB-T | Foveros·Foveros Direct | 브리지·3D 적층·미국 생산거점 |
| OSAT | 2.5D·팬아웃 | 3D TSV·칩 적층 | 다양한 고객과 후공정 전문성 |
7. UCIe와 칩렛 표준화
현재 많은 칩렛은 특정 기업의 독자적인 인터커넥트와 패키징 기술에 맞춰 설계됩니다.
이 경우 서로 다른 기업이 만든 칩렛은 자유롭게 조합하기 어렵다는 문제가 있습니다.
UCIe는 Universal Chiplet Interconnect Express의 약자로, 패키지 안에서 칩셋과 칩렛을 연결하는 개방형 인터커넥트 표준을 만드는 것을 목표로 합니다.
UCIe 규격은 물리계층과 프로토콜, 소프트웨어 모델과 적합성 시험까지 포함해 여러 기업의 칩렛을 하나의 시스템으로 구성할 수 있도록 설계됐습니다. [9]
UCIe 3.0의 주요 변화
2025년 공개된 UCIe 3.0은 48GT/s와 64GT/s 전송속도를 지원해 이전 규격보다 대역폭을 크게 높였습니다. [10]
관리기능과 안정성을 강화하고, AI·HPC와 메모리, 광통신 칩렛 등 다양한 용도에 대응하는 방향으로 발전하고 있습니다.
CPU 기업의 연산 칩렛과 메모리 기업의 캐시 칩렛, 네트워크 기업의 통신 칩렛을 하나의 패키지에서 연결하는 개방형 칩렛 생태계가 형성될 수 있습니다.
표준화가 어려운 이유
- 기업별 패키지 구조와 접속 간격이 다름
- 칩렛마다 전력과 발열 조건이 다름
- 보안과 오류관리, 부팅방식 통합 필요
- 서로 다른 칩렛의 책임과 품질보증 기준 필요
- 표준 인터페이스가 독자기술보다 성능이 낮을 가능성
따라서 UCIe가 확대되더라도 최상위 고성능 제품은 한동안 독자 인터커넥트를 병행할 가능성이 있습니다.
8. 하이브리드 본딩이 중요한 이유
기존의 첨단 패키징에서는 마이크로 범프라는 미세한 돌기를 이용해 칩과 칩을 연결합니다.
그러나 접속 간격이 계속 좁아지면 범프의 크기와 높이, 접합재료 때문에 연결밀도를 더 높이기 어려워질 수 있습니다.
하이브리드 본딩은 절연층과 구리 패드를 매우 정밀하게 정렬한 뒤 직접 접합하는 기술입니다.
하이브리드 본딩의 장점
- 마이크로 범프보다 접속 간격을 더 좁힐 수 있음
- 칩 사이 연결 개수를 크게 늘릴 수 있음
- 연결저항과 데이터 이동 전력을 낮출 가능성
- 로직·캐시·메모리의 고밀도 3D 적층에 유리
- 높은 대역폭과 낮은 지연시간 구현 가능
하이브리드 본딩의 어려움
- 구리 패드와 표면의 평탄도가 매우 중요
- 미세한 먼지와 오염도 접합불량을 만들 수 있음
- 칩을 매우 정확하게 정렬하는 장비 필요
- 접합 전 다이의 불량을 정확히 검사해야 함
- 대량생산 처리속도와 수율을 동시에 확보해야 함
인텔의 Foveros Direct와 TSMC SoIC 등은 고밀도 직접접합 기술을 활용하는 대표적인 3D 적층 플랫폼입니다.
장비기업 가운데 Besi는 고정밀 하이브리드 본딩과 열압착 본딩 장비를 제공하고 있습니다. [11]
접속 간격이 좁아질수록 정렬·세정·표면처리·검사 난이도가 높아집니다. 이에 따라 본딩 장비뿐 아니라 계측·검사, 소재와 공정제어 기업의 중요성도 함께 커질 수 있습니다.
9. 유리기판과 차세대 패키지 소재
AI 반도체 패키지는 연산 칩과 HBM의 수가 증가하면서 크기가 계속 커지고 있습니다.
패키지가 커지면 열에 의해 기판이 휘는 워페이지와 미세배선의 신호손실, 전력공급 문제가 커질 수 있습니다.
유리기판은 기존 유기소재 기판을 보완할 차세대 패키지 기판 후보로 주목받고 있습니다.
유리기판의 기대효과
- 큰 패키지에서도 치수 안정성과 평탄도 개선 가능
- 미세배선과 고밀도 입출력 구현에 유리할 가능성
- 고속 신호에서 전기적 손실을 줄일 가능성
- 대형 AI·HPC 패키지와 칩렛 통합에 활용 가능
상용화를 위해 해결할 문제
- 유리 소재의 파손과 취급 난이도
- 미세한 관통홀 가공과 금속배선 기술
- 대량생산 수율과 원가
- 기존 기판·패키징 공정과의 호환성
- 실제 고객 제품에서의 장기 신뢰성 검증
SEMI는 2026년 AI와 HPC 수요가 더 크고 복잡한 패키지를 요구하면서 유리 코어 기판에 대한 관심이 높아지고 있다고 설명했습니다. [12]
기술개발 발표와 샘플 제작, 고객 평가와 양산은 서로 다른 단계입니다. 투자자는 생산라인 구축뿐 아니라 실제 고객 인증과 양산매출 발생 여부를 확인해야 합니다.
10. 첨단 패키징 밸류체인
칩렛 배치와 배선, 신호·전력·열을 함께 분석하고 최종 패키지 구조를 설계합니다.
GPU, I/O 다이와 베이스 다이 등 패키지에 들어갈 개별 반도체를 생산합니다.
AI 가속기에 필요한 고대역폭 메모리를 생산하고 여러 개의 D램을 수직으로 적층 합니다.
칩과 메모리를 연결하고 전력과 고속 신호를 외부 회로로 전달합니다.
개별 반도체 다이를 정밀하게 정렬하고 열과 압력 또는 직접접합 방식으로 연결합니다.
접합부를 보호하고 패키지 휨과 충격, 발열을 관리하는 소재를 공급합니다.
고객사의 칩을 조립하고 2.5D·3D·팬아웃 패키지를 완성합니다.
조립 전 개별 다이와 완성된 패키지의 전기적 성능과 신뢰성을 검사합니다.
OSAT의 역할
OSAT는 외부 고객을 대상으로 반도체 조립과 패키징, 테스트를 제공하는 전문기업입니다.
ASE와 Amkor 등은 기존 패키징뿐 아니라 2.5D·3D TSV, 팬아웃과 칩셋 패키징 기술을 확대하고 있습니다. [13]
파운드리 기업이 자체 첨단 패키징을 확대하더라도 모든 고객과 제품을 직접 처리하기는 어렵기 때문에 OSAT와의 협력도 지속될 가능성이 있습니다.
테스트가 중요해지는 이유
칩렛 패키지에는 가격이 높은 여러 개의 반도체가 들어갑니다.
조립이 끝난 뒤 하나의 칩렛에서 불량이 발견되면 HBM과 다른 정상 칩까지 포함한 전체 패키지를 사용할 수 없게 될 수 있습니다.
따라서 조립 전에 정상 다이를 선별하는 KGD, 즉 Known Good Die 검사가 중요해집니다.
11. 국내외 관련 기업 정리
| 산업 구간 | 핵심 역할 | 글로벌 기업 예시 | 국내 기업 예시 |
|---|---|---|---|
| 통합 패키징 | 2.5D·3D 패키징 플랫폼 | TSMC·Intel Foundry | 삼성전자 |
| HBM | AI 가속기용 고대역폭 메모리 | Micron | SK하이닉스·삼성전자 |
| OSAT | 패키징 조립과 테스트 | ASE·Amkor | 하나마이크론·네패스·SFA반도체 |
| 본딩 장비 | TC 본딩·하이브리드 본딩 | Besi·ASMPT | 한미반도체 등 |
| 검사 장비 | 패키지·웨이퍼 검사 | KLA·Onto Innovation | 국내 검사·계측 장비기업 |
| 테스트 | 웨이퍼·완성 패키지 검사 | Advantest·Teradyne | 두산테스나·ISC·리노공업 |
| 패키지 기판 | FC-BGA·미세배선 기판 | Ibiden·Unimicron·Shinko | 대덕전자·심텍 등 |
| 고다층 PCB | AI 가속기와 서버 연결 | TTM Technologies 등 | 이수페타시스 등 |
| 유리기판 | 차세대 대형 패키지 기판 | Intel 생태계·소재기업 | SKC 계열 앱솔릭스 등 |
| 방열 소재 | 열전달·패키지 보호 | 글로벌 소재기업 | 국내 반도체 소재기업 |
첨단 패키징 기술을 보유한 것과 해당 기술에서 실제 매출이 발생하는 것은 다릅니다. 고객사와 공급계약, 양산시점, 첨단 패키징 매출 비중과 영업이익 기여도를 추가로 확인해야 합니다.
12. 첨단 패키징 산업의 핵심 병목
AI 패키지가 커질수록 인터포저 면적과 배선 수가 증가해 생산수율과 원가 관리가 어려워질 수 있습니다.
GPU와 패키징 능력을 확보해도 적합한 HBM의 고객 인증과 공급이 부족하면 출하가 제한됩니다.
적층 수와 접속밀도가 증가할수록 높은 정확도와 처리속도를 가진 본딩 장비가 필요합니다.
대형 패키지에 필요한 고 다층·미세배선 기판은 생산기간이 길고 높은 품질검증이 필요할 수 있습니다.
패키지 안에 많은 칩과 HBM을 배치하면 전력밀도와 발열이 높아져 성능을 제한할 수 있습니다.
여러 개의 고가 다이를 결합한 제품은 개별 다이와 완성품을 정밀하게 검사해야 합니다.
워페이지란?
워페이지는 열과 재료 특성의 차이로 인해 패키지 또는 기판이 휘는 현상을 의미합니다.
AI 패키지가 커지고 칩과 HBM의 수가 늘어나면 각 소재의 열팽창률 차이로 휨 현상이 심해질 수 있습니다.
패키지가 휘면 본딩 불량과 접속불량, 장기 신뢰성 문제가 발생할 수 있어 소재·공정·장비를 함께 최적화해야 합니다.
13. 투자자가 확인해야 할 핵심 지표
- 첨단 패키징 생산능력
발표된 증설계획보다 실제 장비 반입과 생산시작 시점을 확인해야 합니다. - 주요 고객과 제품
어떤 GPU·AI ASIC·HBM 제품에 적용되는지를 확인해야 합니다. - 양산 수율
개별 다이 수율뿐 아니라 최종 패키지 조립수율이 중요합니다. - 가동률
생산능력을 늘려도 고객 주문이 부족하면 감가상각 부담이 커질 수 있습니다. - 장비 수주와 매출 인식
수주잔고가 실제 출하와 매출로 언제 전환되는지를 살펴봐야 합니다. - 첨단 패키징 매출 비중
전체 매출 중 AI·HBM·2.5D·3D 관련 매출이 차지하는 비율을 확인해야 합니다. - 고객사 인증단계
개발, 샘플, 평가, 인증과 양산은 서로 다른 단계입니다. - 패키지 크기와 HBM 탑재량
가속기당 HBM과 칩렛 수가 증가하면 패키징 부가가치가 높아질 수 있습니다. - 하이브리드 본딩 전환속도
장비 발주뿐 아니라 실제 대량생산 적용시점을 확인해야 합니다. - 기판과 소재의 공급계약
생산라인 구축보다 장기 고객계약과 인증 여부가 중요합니다. - 고객 집중도
특정 GPU 또는 메모리 기업에 매출이 과도하게 집중돼 있는지 확인해야 합니다. - 영업이익률 변화
첨단 패키징 매출이 늘어도 초기 생산비용이 높으면 이익 개선이 늦어질 수 있습니다.
해당 기업이 패키징 기술과 연결돼 있다는 사실보다 AI·HBM·칩렛 관련 매출이 실제로 발생하고 있는지, 그리고 그 매출이 영업이익 증가로 이어지고 있는지를 확인해야 합니다.
산업 사이클별 관심 구간
파운드리와 메모리 기업의 패키징 증설이 시작되면 본딩·검사·패키징 장비 수주가 먼저 증가할 수 있습니다.
생산라인이 가동되면 패키지 기판과 인터포저, 소재와 후공정 물량이 증가할 수 있습니다.
생산능력이 충분해지면 공급부족보다 가동률과 수율, 원가경쟁력이 중요해집니다.
14. 위험요인과 중장기 전망
클라우드 기업의 AI 설비투자가 예상보다 둔화되면 GPU와 HBM, 첨단 패키징 주문도 영향을 받을 수 있습니다.
주요 파운드리와 OSAT가 동시에 생산능력을 늘리면 일정 시점 이후 공급과잉과 가격경쟁이 발생할 수 있습니다.
대형 패키지와 3D 적층은 열과 휨, 접합불량과 장기 신뢰성 문제가 발생할 가능성이 있습니다.
파운드리와 메모리 기업이 자체 패키징 역량을 확대하면 일부 OSAT와 외부 공급사의 시장이 제한될 수 있습니다.
실리콘 인터포저, 브리지, 팬아웃, 하이브리드 본딩과 유리기판 가운데 어떤 기술이 주류가 되는지에 따라 기업별 수혜가 달라질 수 있습니다.
산업 성장성이 높더라도 기업가치에 기대가 과도하게 반영됐다면 수주와 실적이 예상에 미치지 못할 때 주가 변동성이 커질 수 있습니다.
첨단 패키징 장비시장 전망
SEMI에 따르면 전 세계 반도체 패키징·조립 장비 매출은 2025년 전년보다 19.6% 증가한 약 60억 달러를 기록했습니다.
2026년에도 약 9.2%의 추가 성장이 예상됐으며, AI 반도체와 HBM의 구조가 복잡해지는 것이 주요 성장요인으로 제시됐습니다. [14]
SEMI는 장기적으로 첨단·이종 패키징 확산과 AI·HBM 제품의 엄격한 검사 요구를 바탕으로 2028년 패키징·조립 장비시장이 약 86억 달러에 이를 것으로 전망했습니다. [15]
중장기 산업 전망
첨단 패키징과 칩렛 산업의 중장기 방향은 AI 연산량과 메모리 대역폭 수요 증가에 따라 긍정적일 가능성이 있습니다.
특히 AI 반도체는 하나의 대형 칩을 생산하는 방식에서 여러 개의 연산 칩과 HBM, I/O와 광통신 칩을 하나의 패키지로 통합하는 방향으로 발전하고 있습니다.
칩렛 수와 HBM 탑재량이 증가하면 인터포저 면적, 기판의 층수와 미세배선, 본딩 횟수와 테스트 공정도 함께 늘어날 수 있습니다.
앞으로는 2.5D 패키징 확대와 함께 3D 적층, 하이브리드 본딩, 유리기판과 공동 패키징 광학기술이 새로운 성장영역으로 부상할 가능성이 있습니다.
반도체 산업의 경쟁축은 더 작은 트랜지스터를 만드는 전공정 경쟁에서 서로 다른 칩을 얼마나 빠르고 효율적으로 연결하는가를 겨루는 시스템 통합 경쟁으로 확대되고 있습니다. 첨단 패키징은 미세공정을 대체하는 기술이 아니라, 미세공정의 성능을 실제 시스템으로 완성하는 핵심 기술입니다.
15. 자주 묻는 질문
칩렛은 작은 반도체 칩을 뜻하나요?
단순히 크기가 작은 반도체를 뜻하는 것은 아닙니다. 연산, 입출력, 메모리 또는 통신처럼 특정 기능을 담당하도록 나눈 반도체 다이를 의미합니다.
첨단 패키징과 일반 패키징의 차이는 무엇인가요?
일반 패키징은 칩을 보호하고 외부 회로와 연결하는 역할이 중심입니다. 첨단 패키징은 여러 개의 칩과 메모리를 고밀도로 연결해 시스템의 성능과 전력효율을 높입니다.
2.5D와 3D 패키징 중 어느 기술이 더 좋은가요?
용도에 따라 다릅니다. 2.5D는 GPU와 여러 HBM을 수평으로 연결하기에 유리하고, 3D는 짧은 연결거리와 높은 집적도가 장점입니다. 향후에는 두 방식을 함께 사용하는 제품이 늘어날 가능성이 있습니다.
CoWoS는 무엇인가요?
TSMC가 제공하는 대표적인 2.5D 첨단 패키징 기술입니다. GPU 또는 AI ASIC과 여러 개의 HBM을 인터포저 위에서 고속으로 연결합니다.
하이브리드 본딩은 왜 필요한가요?
마이크로 범프보다 접속 간격을 좁혀 더 많은 신호선을 연결하고 전력소비를 낮출 수 있기 때문입니다. 고밀도 3D 적층과 차세대 칩셋에 중요한 기술입니다.
UCIe가 도입되면 서로 다른 회사 칩렛을 연결할 수 있나요?
UCIe는 여러 기업의 칩렛은 연결할 수 있는 개방형 인터커넥트 생태계를 만드는 것을 목표로 합니다. 다만 실제 상용화에는 패키징 호환성, 품질보증과 열관리 기준이 필요합니다.
유리기판은 기존 기판을 모두 대체하나요?
모든 기판을 즉시 대체하기는 어렵습니다. 대형 AI·HPC 패키지처럼 높은 평탄도와 미세배선이 필요한 일부 고부가가치 제품부터 적용될 가능성이 있습니다.
첨단 패키징 관련 기업을 볼 때 가장 중요한 지표는 무엇인가요?
기술 보유 여부보다 실제 고객 인증과 양산, 첨단 패키징 매출 비중, 생산수율, 가동률과 영업이익 기여도를 확인하는 것이 중요합니다.
16. 결론
첨단 패키징은 여러 개의 반도체 칩과 HBM을 하나의 고성능 시스템으로 연결하는 핵심 기술입니다.
칩셋은 연산과 입출력, 메모리 등 기능을 나누어 각각 가장 적합한 공정으로 생산한 뒤 패키지 안에서 다시 연결하는 설계방식입니다.
이를 통해 대형 단일 칩의 수율과 비용 문제를 줄이고, 제품별 성능과 기능을 유연하게 구성할 수 있습니다.
반면 칩렛 사이의 통신과 전력, 발열과 패키지 수율이라는 새로운 문제가 발생합니다.
이러한 문제를 해결하기 위해 CoWoS와 I-Cube, EMIB와 Foveros, SoIC와 하이브리드 본딩 같은 기술이 발전하고 있습니다.
앞으로 AI 반도체가 더욱 대형화되고 HBM 탑재량이 늘어나면 첨단 패키징, 기판과 본딩장비, 테스트와 열관리 산업의 중요성도 높아질 가능성이 있습니다.
첨단 패키징 산업의 핵심은 여러 개의 칩을 단순히 조립하는 것이 아니라, 서로 다른 반도체를 하나의 칩처럼 빠르고 효율적으로 작동시키는 데 있습니다.
주요 참고자료
- [1] TSMC｜3DFabric 첨단 패키징 서비스
- [2] TSMC｜CoWoS 2.5D 첨단 패키징 기술
- [3] TSMC｜2026 기술 심포지엄 CoWoS 확대계획
- [4] TSMC｜SoIC 3D 실리콘 적층기술
- [5] 삼성전자｜I-Cube·X-Cube 패키징 기술
- [6] 삼성전자｜2.xD Cube와 시스템 수준 패키징
- [7] Intel Foundry｜EMIB·Foveros Direct 첨단 패키징
- [8] Intel Foundry｜EMIB 3.5D 패키징 전략
- [9] UCIe Consortium｜칩렛 인터커넥트 규격
- [10] UCIe Consortium｜UCIe 3.0·48/64GT/s
- [11] Besi｜하이브리드 본딩 장비 플랫폼
- [12] SEMI｜유리 코어 기판 시장과 기술 동향
- [13] Amkor｜2.5D·3D TSV와 첨단 패키징
- [14] SEMI｜2025·2026 패키징 장비시장 동향
- [15] SEMI｜2028년 반도체 장비시장 전망
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